一种用于产生输出偏压电流的偏压电路、锁相环电路以及偏压电路。其中用于产生输出偏压电流的偏压电路包括:第一晶体管,具有第一节点、第二节点以及控制节点,第一节点耦接于第一参考电压;被动元件,耦接于第一参考电压与第一晶体管的控制节点之间;第二晶体管,具有第一节点、控制节点以及第二节点,第二晶体管的第一节点耦接于第一晶体管的控制节点,第二晶体管的控制节点耦接于第一晶体管的第二节点,第二晶体管的第二节点用于根据流经被动元件的电流提供输出偏压电流;以及偏压电流产生器,耦接于第一晶体管的第二节点,偏压电流产生器用于给第一晶体管提供偏压电流。本发明的效果之一在于提供具有低抖动与低VCO增益的PLL电路。
1.一种锁相环电路,其特征在于,包括:相频检测器,用于将一参考时钟信号与一反馈时钟信号进行比较以产生一比较结果;电荷泵,用于根据所述比较结果产生一电荷泵输出;回路滤波器,用于根据所述电荷泵输出产生一控制电流;偏压电路,包括:第一晶体管,具有第一节点、第二节点以及控制节点,所述第一晶体管的第一节点耦接于第一参考电压;被动元件,耦接于所述第一参考电压与所述第一晶体管的控制节点之间;第二晶体管,具有第一节点、控制节点以及第二节点,所述第二晶体管的第一节点耦接于所述第一晶体管的控制节点,所述第二晶体管的控制节点耦接于所述第一晶体管的第二节点,所述第二晶体管的第二节点提供一频带选择电流;以及偏压电流产生器,耦接于所述第一晶体管的第二节点,所述偏压电流产生器用于给所述第一晶体管提供一偏压电流;以及电流控制振荡器,用于根据所述频带选择电流与所述控制电流产生一输出时钟信号,且所述反馈时钟信号来自于所述输出时钟信号;所述第一晶体管的栅极-源极电压大致上与温度无关,且通过调整所述频带选择电流来校准电流控制振荡器的制程变化。
2.根据权利要求1所述的锁相环电路,其特征在于,所述被动元件是电阻元件。
3.根据权利要求2所述的锁相环电路,其特征在于,所述电阻元件是可变电阻器,所述可变电阻器用于调整流经的电流。
4.根据权利要求1所述的锁相环电路,其特征在于,所述偏压电流产生器包括:第三晶体管,具有第一节点、第二节点以及控制节点,其中所述第三晶体管的第一节点耦接于所述第一晶体管的第二节点,所述第三晶体管的第二节点耦接于第二参考电压;以及偏压单元,耦接于所述第三晶体管的控制节点,所述偏压单元用于偏压所述第三晶体管以提供所述偏压电流。
5.根据权利要求4所述的锁相环电路,其特征在于,所述偏压电路是恒定跨导偏压单元,所述恒定跨导偏压单元包括第一特定晶体管,所述第一特定晶体管的控制节点耦接于所述第三晶体管的控制节点。
6.根据权利要求5所述的锁相环电路,其特征在于,所述恒定跨导偏压单元进一步包括第二特定晶体管、第三特定晶体管、第四特定晶体管以及特定电阻元件,其中所述第三特定晶体管的控制节点耦接于所述第三晶体管的控制节点,所述第一特定晶体管与所述第二特定晶体管以叠接方式连接,所述第三特定晶体管与所述第四特定晶体管以叠接方式连接,并且配置所述特定电阻元件的电阻值、所述第一特定晶体管的大小、所述第二特定晶体管的大小、所述第三特定晶体管的大小、所述第四特定晶体管的大小、所述第一晶体管的大小以及所述第三晶体管的大小中的至少一个以使所述第一晶体管的栅极-源极电压大致上与温度无关。
7.根据权利要求5所述的锁相环电路,其特征在于,所述偏压电流产生器进一步包括低通滤波器,所述低通滤波器耦接于所述第一特定晶体管的控制节点与所述第三晶体管的控制节点之间。
8.一种锁相环电路,其特征在于,所述锁相环电路包括:相频检测器,用于将参考时钟信号与反馈时钟信号进行比较以产生比较结果;电荷泵,用于根据所述比较结果产生电荷泵输出;回路滤波器,用于根据所述电荷泵输出产生控制电流;偏压电路,包括:第一晶体管,具有第一节点、第二节点以及控制节点,所述第一晶体管的第一节点耦接于第一参考电压;被动元件,耦接于所述第一参考电压与所述第一晶体管的控制节点之间;第二晶体管,具有第一节点、控制节点以及第二节点,所述第二晶体管的第一节点耦接于所述第一晶体管的控制节点,所述第二晶体管的控制节点耦接于所述第一晶体管的第二节点,所述第二晶体管的第二节点提供一频带选择电流;以及偏压电流产生器,耦接于所述第一晶体管的第二节点,所述偏压电流产生器用于给所述第一晶体管提供一偏压电流;以及电流控制振荡器,用于根据所述频带选择电流与所述控制电流产生输出时钟信号,且所述反馈时钟信号来自于所述输出时钟信号;所述第一晶体管的栅极-源极电压与温度相关,使得所述频带选择电流与温度相关,且通过所述频带选择电流来补偿所述电流控制振荡器因温度变化而导致的电流变化。
9.根据权利要求8所述的锁相环电路,其特征在于,流经所述第一晶体管的电流大致上等于所述偏压电流,且所述偏压电流与所述频带选择电流其中之一者并非产生于依据所述偏压电流与所述频带选择电流之另一者的一电流镜。
10.根据权利要求8所述的锁相环电路,其特征在于,所述第二晶体管的第二节点直接耦接于所述电流控制振荡器,且所述频带选择电流从所述第二晶体管的第二节点直接提供至所述电流控制振荡器。
11.根据权利要求8所述的锁相环电路,其特征在于,当所述第一晶体管的栅极-源极电压与温度相关时,若温度增加则所述第一晶体管的栅极-源极电压增加,若温度降低则所述第一晶体管的栅极-源极电压降低。
12.根据权利要求8所述的锁相环电路,其特征在于,所述偏压电流产生器包括:第三晶体管,具有第一节点、第二节点以及控制节点,其中所述第三晶体管的第一节点耦接于所述第一晶体管的第二节点,所述第三晶体管的第二节点耦接于第二参考电压;以及偏压单元,耦接于所述第三晶体管的控制节点,所述偏压单元用于偏压所述第三晶体管以提供所述偏压电流;所述偏压电路是恒定跨导偏压单元,所述恒定跨导偏压单元包括第一特定晶体管,所述第一特定晶体管的控制节点耦接于所述第三晶体管的控制节点;所述偏压电流产生器进一步包括低通滤波器,所述低通滤波器耦接于所述第一特定晶体管的控制节点与所述第三晶体管的控制节点之间。技术领域
本发明涉及产生偏压电流(biasxa0current),尤其涉及用于产生输出偏压电流的偏压电路、锁相环电路以及偏压电路。
背景技术
通常地,随着集成电路加工技术的进步,最小信道宽度以及供应电压的降低使得数字电路的运行速度、功率以及面积消耗有所改善。然而,高阶集成使得模拟支持电路的设计更加复杂,模拟支持电路可例如用于在高性能系统中产生时钟的环形锁相环(Phase-Lockedxa0Loop,PLL)。先进制程中PLL设计的挑战之一在于,压控振荡器(Voltagexa0ControlledOscillator,VCO)的增益必然会很大。以具有GHz输出频率的PLL电路为例,通常需要几GHz/V大小的VCO增益以补偿制程与温度变化。然而,PLL电路中如此大的VCO增益会带来很多缺陷。首先,输入控制电压节点的噪声被大增益放大。其次,对于给定的回路带宽,在高VCO增益设计中必须利用大的稳定电容器(stabilizingxa0capacitor)。因此,迫切需要一种具有低抖动(jitter)与低VCO增益的新型PLL电路。
发明内容
有鉴于此,本发明提供用于产生输出偏压电流的偏压电路、锁相环电路以及偏压电路。一种用于产生输出偏压电流的偏压电路,包括:第一晶体管,具有第一节点、第二节点以及控制节点,所述第一节点耦接于第一参考电压;被动元件,耦接于所述第一参考电压与所述第一晶体管的控制节点之间;第二晶体管,具有第一节点、控制节点以及第二节点,所述第二晶体管的第一节点耦接于所述第一晶体管的控制节点,所述第二晶体管的控制节点耦接于所述第一晶体管的第二节点,所述第二晶体管的第二节点用于根据流经所述被动元件的电流提供所述输出偏压电流;以及偏压电流产生器,耦接于所述第一晶体管的第二节点,所述偏压电流产生器用于给所述第一晶体管提供偏压电流。一种锁相环电路,包括:相频检测器,用于将参考时钟信号与反馈时钟信号进行比较以产生比较结果;电荷泵,用于根据所述比较结果产生电荷泵输出;回路滤波器,用于根据所述电荷泵输出产生控制电流;偏压电路,所述偏压电路为权利要求第1-9项中任意一项的偏压电路,用于产生输出偏压电流;以及电流控制振荡器,用于根据频带选择电流与控制电流产生输出时钟信号。一种偏压电路,包括:第一晶体管,具有第一节点、第二节点以及控制节点,所述第一节点耦接于第一参考电压;反馈控制回路,耦接于所述第一晶体管的控制节点与第二节点之间,其中所述反馈控制回路用于强迫流经所述第晶体管的电流大致上等于偏压电流;第二晶体管,包括第一节点、第二节点以及控制节点,所述第二晶体管的第一节点耦接于所述第一晶体管的第二节点所述第二晶体管的第二节点耦接于第二参考电压;以及恒定跨导偏压单元,耦接于所述第二晶体管的控制节点,所述恒定跨导偏压单元用于偏压所述第二晶体管以提供所述偏压电流并且用于使所述第一晶体管的栅极-源极电压大致上与温度无关。本发明的效果之一在于提供具有低抖动与低VCO增益的PLL电路。以下为根据多个图式对本发明的较佳实施例进行详细描述,所属技术领域技术人员阅读后应可明确了解本发明的目的。
附图说明
图1为根据本发明一实施例的偏压电路的示意图。图2为传统电流镜与提出的偏压电路的输出电流噪声谱之间的比较示意图。图3为根据本发明一个实施例的PLL电路的第一实施方式的方块示意图。图4为显示输出频率与控制电压的特性的示意图。图5为根据本发明一个实施例的ICO的实施方式示意图。图6为ICO延迟单元的实施方式的示意图。图7为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的偏压电流I_IN之间的关系的示意图。图8为根据本发明另一实施例的PLL电路的第二个实施方式的方块示意图。图9为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的控制电流I_CTRL之间的关系的示意图。
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解,硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式,而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”为一开放式的用语,故应解释成“包括但不限定于”。并且,在通篇说明书及后续的请求项当中所提及的“大致上”也为一开放式的用语。另外,“耦接”一词在此包含任何直接及间接的电气连接手段。因此,若文中描述一第一装置耦接于一第二装置,则代表该第一装置可直接电气连接于该第二装置,或透过其他装置或连接手段间接地电气连接至该第二装置。本发明的目的之一在于,提供偏压电路用于产生输出偏压电流至目标装置,目标装置例如电流控制振荡器(Currentxa0Controlledxa0Oscillator,ICO)或其他需要偏压电流的电路。提出的偏压电路可配置为低噪声温度无关(Lowxa0NoiseTemperaturexa0Independent,LNTI)偏压电路或低噪声温度补偿(Lowxa0NoiseTemperaturexa0Compensated,LNTC)偏压电路。然而,此处仅用于解释本发明,任何具有提出的偏压电路的电路都落在本发明的保护范围之内。本发明另一个目的在于,提供具有提出的偏压电路的PLL电路。举例来说,通过合理地应用提出的偏压电路作为LNTI偏压电路或LNTC偏压电路来实现低抖动、低成本的普通PLL电路。下面进行详细描述。图1为根据本发明一实施例的偏压电路的示意图。偏压电路100用于产生输出偏压电流I_OUT,并且偏压电路100包括第一晶体管102、第二晶体管104、被动元件(passivexa0component)106以及偏压电流产生器108。如图1所示,第一晶体管102具有第一节点(即源极端)N11、第二节点(即漏极端)N12以及控制节点(即栅极端)N13,其中第一节点N11耦接于第一参考电压V_REF_1。被动元件106耦接于第一参考电压V_REF_1与第一晶体管102的控制节点N13之间。第二晶体管具有第一节点(即源极端)N21、控制节点(即栅极端)N23以及第二节点(即漏极端)N22,其中第一节点N21耦接于第一晶体管102的控制节点N13,控制节点N23耦接于第一晶体管102的第二节点N12,第二节点N22用于根据流经被动元件106的电流I_R提供输出偏压电流I_OUT。偏压电流产生器108耦接于第一晶体管102的第二节点N12并且用于给第一晶体管102提供偏压电流I_B。被动元件106可为电阻元件。举例来说,此实施例中利用可变电阻器实现被动元件106,并且可变电阻器用于调整流经的电流I_R。另外,此实施例中,第一参考电压V_REF_1为供应电压(高电压),而第二参考电压V_REF_2为接地电压(低电压)。此实施例中,偏压电流产生器108包括第三晶体管110、偏压单元112以及可选的低通滤波器114。如图1所示,第三晶体管110具有第一节点(即漏极端)N31、第二节点(即源极端)N32以及控制节点(即栅极端)N33,其中第一节点N31耦接于第一晶体管102的第二节点N12,第二节点N32耦接于第二参考电压V_REF_2。偏压单元112耦接于第三晶体管110的控制节点N33,并且偏压单元112用于偏压第三晶体管110以提供偏压电流I_B。举例来说,利用恒定跨导偏压单元实施偏压单元112,恒定跨导偏压单元包括第一特定晶体管116、第二特定晶体管118、第三特定晶体管120、第四特定晶体管122以及特定电阻元件124,其中第一特定晶体管116与第三特定晶体管120的控制节点NX耦接于第三晶体管110的控制节点N33。第一特定晶体管116与第二特定晶体管118以叠接(cascode)方式连接;第三特定晶体管120与第四特定晶体管122以叠接方式连接。另外,恒定跨导偏压电路的一种设计中,第二特定晶体管118的长宽比(W/L)是第四特定晶体管122的长宽比的K倍。例如,K=4。请注意,图1仅仅描述了用于实现恒定跨导偏压单元以作为偏压单元112所需的基本元件。可将额外的元件加入图1所示的电路结构中。举例来说,图1所示的偏压单元112可具有额外的叠接晶体管。通过利用上述替代设计可达到偏压第三晶体管110以提供偏压电流I_B的相同目的。所属技术领域技术人员知晓恒定跨导偏压结构的细节,因此为简洁省略进一步描述。另外,为了省电,第三晶体管110的长宽比(W/L)是第一特定晶体管116的长宽比(W/L)的M倍。因此,偏压电流I_B是流经第一特定晶体管116/第二特定晶体管118的电流I_B的M倍。然而,由于第三晶体管110的控制电压(即栅极电压)由恒定跨导电路(恒定跨导偏压单元112)的节点NX处的电压电平控制,节点NX处的噪声干扰会被放大并且加入到偏压电流I_B中。因此,低通滤波器114耦接于控制节点N33与节点NX之间,用于防止不需要的噪声干扰影响第三晶体管110的栅极电压,其中低通滤波器114包括电阻元件R1与电容元件C1。如下将要详述,合理配置特定电阻元件124的电阻值、第三晶体管110的大小、第一特定晶体管116的大小、第二特定晶体管118的大小、第三特定晶体管120的大小、第四特定晶体管122的大小以及第一晶体管102的大小中的至少一个以控制第一晶体管102的栅极-源极电压的温度相关性(temperaturexa0dependency)。因此,通过合理设定上述主要因子可产生温度无关电流或温度补偿(相关)电流I_R,以满足特定应用的需求。第二晶体管104与被动元件106组成源极随耦器(sourcexa0follower),源极随耦器作为反馈控制回路105用于强迫流经第一晶体管102的电流I_A大致上等于偏压电流I_B。因此,若流经第一晶体管102的电流I_A比偏压电流I_B小,则由于更大的偏压电流I_B将第二晶体管104的栅极电压拉低(pullxa0down)而使得第二晶体管104的控制节点N23处的电压(即栅极电压)下降,藉此降低第二晶体管104的第一节点N21处的电压(即源极电压)。第二晶体管104的第一节点N21耦接于第一晶体管102的控制节点N13,第一晶体管102的控制节点N13处的电压(即栅极电压)被拉低,导致控制节点(即栅极端)N13与第一节点(即源极端)N11之间的栅极-源极电压增加。这样,流经第一晶体管102的电流I_A相应增加。类似地,若流经第一晶体管102的电流I_A比偏压电流I_B大,则可操作反馈控制回路105降低第一晶体管102的栅极-源极电压,以导致电流I_A降低。简单地说,反馈控制回路105会强迫流经第一晶体管102的电流I_A大致上等于由偏压电流产生器108提供的偏压电流I_B。因为被动元件106耦接于第一晶体管102的第一节点N11和控制节点N13之间,流经被动元件106的电流I_R可如下表示: I R = V gsa R - - - ( 1 ) ]]>上述方程式(1)中,V_gsa代表第一晶体管102的栅极-源极电压,R代表被动元件106的电阻值。因此,若被动元件106是可调谐的,则可简单地通过设定被动元件106的电阻值R来调整电流I_R。下面给出图1所示的偏压电路100的噪声分析和温度相关性分析以更清楚地描述偏压电路100的技术特性。首先讨论噪声分析。假设低通滤波器114能够滤除来自恒定跨导偏压单元112的噪声干扰。仅考虑第一晶体管102和第三晶体管110的热噪声,由第一晶体管102和第三晶体管110引入的噪声电流I_n以及第一晶体管102的控制节点N13处的噪声电压V_na可如下表示:I_n²=I_na²+I_nb²=4kTγ(g_ma+g_mb)xa0xa0xa0xa0(2) V na 2 = I n 2 g ma 2 = 4 kTγ 1 g ma ( 1 + g mb g ma ) - - - ( 3 ) ]]>上述方程式(2)与方程式(3)中,I_na是由第一晶体管102的热噪声引入的噪声项,I_nb是由第三晶体管110的热噪声引入的噪声项,g_ma是第一晶体管102的跨导,g_mb是第三晶体管110的跨导,k是波尔兹曼常数(Boltzmannxa0constant),T是绝对温度,γ是基于晶体管运行状况的常数。从偏压电路100产生的噪声电流I_OUTn由被动元件106的热噪声以及上述噪声电压V_na除以被动元件106的电阻值R贡献,噪声电流I_OUTn可如下表示: I OUTn 2 = ( V na R ) 2 + 4 kT R = 4 kT R [ 1 + γ ( 1 + g mb g ma ) g ma · R ] → g ma · R > > 1 4 kT R - - - ( 4 ) ]]>从方程式(4)可以看出,若第一晶体管102的跨导g_ma足够大,则噪声功率接近被动元件106的热噪声极限。换句话说,若g_ma·R>>1(通常跨导g_ma很大),则来自第一晶体管102以及第三晶体管110的噪声很小并且可忽略,由于电流I_R具有很小并且可忽略的噪声干扰,因此产生低噪声输出偏压电流I_OUT。极端情况下,可将第一晶体管102的过激励(overdrive)电压V_ova最小化以使临界电压(thresholdxa0voltage)V_tha控制第一晶体管102的栅极-源极电压V_gsa,其中V_ova=V_gsa-V_tha。由于临界电压V_tha是无噪声物理量(physicalquantity),因此仅仅由被动元件106的热噪声决定从偏压电路100产生的噪声电流。考虑应用传统电流镜(currentxa0mirror)提供相同的电流I_R的情况,相应的电流噪声I_CMn可简单地如下表示: I CMn 2 = 4 kTγ g ′ ma = 4 kTγ 2 · I R V ′ ov - - - ( 5 ) ]]>上述方程式(5)中,g′_ma是特别晶体管的跨导,特别晶体管输出镜像电流(即电流I_R),并且V′_ov是特别晶体管的过激励电压。基于上述方程式(1)和方程式(4),偏压电路100的噪声电流I_OUTn可重新表示如下: I OUTn 2 = 4 kT R = 4 kT I R V gsa - - - ( 6 ) ]]>因此,从方程式(5)和方程式(6)可以看出,传统电流镜中包括的特别晶体管的过激励电压V′_ov必须足够高(例如,若ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="197"/>则V′_ov>2V)以使电流噪声I_CMn与噪声电流I_OUTn可比较。然而,在一些应用中(例如具有3V供应电压的应用)利用具有高过激励电压(例如V′_ov>2V)的晶体管并不可行。图2为传统电流镜与提出的偏压电路100的输出电流噪声谱之间的比较示意图。传统电流镜的过激励电压为0.4V。显然,提出的偏压电路设计中的电流噪声显著的降低了。接下来讨论温度相关性分析。因为流经第一晶体管102的电流I_A与流经反馈控制回路105的偏压电流I_B相等(其中偏压电流I_B是流经第一特定晶体管116/第二特定晶体管118的电流I_C的M倍),第一晶体管102的过激励电压V_ova与第二特定晶体管118的过激励电压V_ovc满足下面的方程式: μ a C OXa ( W L ) a V ova 2 = M * μ c C OXc ( W L ) c V ovc 2 - - - ( 7 ) ]]>上述方程式(7)中,μ_a是第一晶体管102的载子移动率(carrierxa0mobility),μ_c是第二特定晶体管118的载子移动率,C_OXa是第一晶体管102的氧化物电容(oxidexa0capacitance),C_OXc是第二特定晶体管118的氧化物电容,ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="105"/>是第一晶体管102的长宽比,ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="103"/>是第二特定晶体管118的长宽比。第一晶体管102和第二特定晶体管118是由相同制程制造的PMOS晶体管,因此第一晶体管102和第二特定晶体管118具有相同的载子移动率和氧化物电容。由于μ_a=μ_c=μ并且C_OXa=C_OXc=C_OX,方程式(7)可重新表示如下: V ova V ovc = M * ( W L ) c ( W L ) a - - - ( 8 ) ]]>另外,对于恒定跨导偏压单元112,特定电阻元件124的电阻值R_X和跨导值g_mc满足以下方程式(例如,若K等于4): 1 R X = g mc = μ C OX ( W L ) c V ovc - - - ( 9 ) ]]>基于方程式(9),第二特定晶体管118的过激励电压V_ovc可表示如下: V ovc = 1 R X μ C OX ( W L ) c - - - ( 10 ) ]]>从方程式(10)可以看出,第二特定晶体管118的过激励电压V_ovc与移动率成负相关,并且由于移动率与温度成负相关,所以温度越高第二特定晶体管118的过激励电压V_ovc也变得越大。将方程式(10)中所表示的值V_ovc代入方程式(8)中,则第一晶体管102的过激励电压V_ova可重新表示如下: V ova = M * ( W L ) c ( W L ) a * 1 R X μ C OX ( W L ) c - - - ( 11 ) ]]>如上所述,V_ova=V_gsa-V_tha;即V_gsa=V_ova+V_tha。因为临界电压V_tha与温度成负相关(例如临界电压V_tha随温度上升而减小或随温度降低而增加),通过使过激励电压V_ova与温度成正相关(例如临界电压V_tha随温度上升而增加或随温度降低而减小),栅极-源极电压V_gsa可与温度无关,以充分补偿由温度变化导致的临界电压V_tha的改变。从方程式(11)可以看出,过激励电压V_ova至少取决于特定电阻元件124的电阻值、第二特定晶体管118的大小以及第一晶体管102的大小。因此,由于每个值R_X、ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="107"/>以及ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="103"/>控制过激励电压V_ova,所以可合理配置特定电阻元件124的电阻值、第二特定晶体管118的大小和/或第一晶体管102的大小以使第一晶体管102的栅极-源极电压V_gsa大致上与温度无关。请注意,由于图1所示的电路配置,流经晶体管102、110、116、118、120以及122的电流具有特别关系。因此,第三晶体管110的大小、第一特定晶体管116的大小、第三特定晶体管120的大小和/或第四特定晶体管122的大小也可影响过激励电压V_ova的温度相关性。换句话说,可合理配置特定电阻元件124的电阻值、第三晶体管110的大小、第一特定晶体管116的大小、第二特定晶体管118的大小第三特定晶体管120的大小以及第四特定晶体管122的大小中的至少一个以使第一晶体管102的栅极-源极电压V_gsa大致上与温度无关。如上所述,电流I_R与ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="84"/>相等(方程式(1))。利用电阻器/可变电阻器实施被动元件106的情况下,因为CMOS制程中电阻器的温度系数小,所以由栅极-源极电压V_gsa决定电流I_R或输出偏压电流I_OUT的温度相关性。因此,由适当晶体管大小和/或电阻值选择实现的温度无关栅极-源极电压V_gsa使得电流I_R与温度无关。然而,上述实施例仅用来例举本发明的实施态样,并非用来限制本发明的范畴。考虑需要偏压电流与温度成正相关或成负相关的特别应用,栅极-源极电压V_gsa可配置为温度相关或者栅极-源极电压V_gsa可由适当的晶体管大小和电阻值选择补偿。这些替换设计都在本发明的保护范围之内。通过图1中所示提出的偏压电路100的合理配置,若省略可选的低通滤波器114则偏压电路100可产生温度无关/温度补偿电流I_R,或若不省略可选的低通滤波器114则偏压电路100可产生低噪声温度无关/温度补偿电流I_R。因此,当将提出的偏压电路结构应用于PLL电路中时可显著的提高PLL电路的性能。请参考图3,图3为根据本发明一个实施例的PLL电路的第一实施方式的方块示意图。PLL电路300包括相频检测器(Phase-Frequencyxa0Detector,PFD)302、电荷泵(Chargexa0Pump,CP)304、回路滤波器306、可选电压电流转换器(voltage-to-currentxa0converter)307、偏压电路(例如LNTI偏压电路)308、ICO310以及分频器312。PFDxa0302用于将参考时钟信号CLK_REF与反馈时钟信号CLK_FB进行比较以产生比较结果(例如相位误差信号)S,其中从通过分频器312的输出时钟信号CLK_OUT得到反馈时钟信号CLK_FB。CPxa0304耦接于PFDxa0302并且用于根据比较结果S产生电荷泵输出I_CP,回路滤波器306耦接于CPxa0304并且用于根据电荷泵输出I_CP产生控制电压V_CTRL,接着控制电压V_CTRL通过电压电流转换器307变换为控制电流I_CTRL。请注意,图3中所示回路滤波器306与电压电流转换器307为两个不同的功能方块,用于描述产生控制电流I_CTRL的一个例子。这仅用来例举本发明的实施态样,并非用来限制本发明的范畴。电压电流转换器307的实施是基于实际PLL设计的并且是可选的。举例来说,一个PLL设计中,当实施于PLL电路300中的回路滤波器306能够根据接收的电荷泵输出I_CP产生并且输出控制电流I_CTRL时,可省略电压电流转换器307。PLL设计的另一个例子中,可将电压电流转换器307集成于回路滤波器306中。简单地说,任何能够根据入射的电荷泵输出I_CP产生期望的控制电流I_CTRL的电路都可用于作为PLL电路300的CPxa0304和ICOxa0310之间的回路滤波器。根据从回路滤波器306产生的控制电流I_CTRL以及从偏压电路308产生的频带选择电流I_BAND控制ICOxa0310,并相应产生输出时钟信号CLK_OUT。举例来说,根据控制电流I_CTRL与频带选择电流I_BAND的和控制ICOxa0310。具体地,可通过调整频带选择电流I_BAND来校准ICOxa0310的制程变化,仅剩下温度变化需要由控制电流I_CTRL(控制电流I_CTRL由PLL控制电压V_CTRL调变)来补偿。这样,由于在连续锁定制程(lockingxa0process)中仅仅ICOxa0310的温度变化需要补偿,因此可得到非常低的VCO增益K_VCO。请参考图4,图4为显示输出频率与控制电压的特性的示意图。因为ICO310根据频带选择电流I_BAND和控制电流I_CTRL(控制电流I_CTRL由PLL控制电压V_CTRL调变)产生输出时钟信号CLK_OUT,输出时钟信号CLK_OUT的频率可如下表示:F_O=F_BAND+K_VCO·V_CTRLxa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0xa0(12)上述方程式(12)中,F_BAND是目标控制电压V_TARGET下输出时钟信号CLK_OUT的目标频率(频率偏移)并且由频带选择电流I_BAND选择,其中目标控制电压V_TARGET通常是PLL控制电压的工作范围的中点。举例来说,若输出时钟信号CLK_OUT的目标频率是F_TARGET,则需要的频带选择电流I_BAND是I_B_3;另一方面,若输出时钟信号CLK_OUT的目标频率是F’_TARGET,则需要的频带选择电流I_BAND是I_B_1。方程式(12)中的项K_VCO·V_CTRL仅用于补偿ICO的温度变化。提出的结构中,输入至ICOxa0310的多数偏压电流来自偏压电路308并且控制ICO相位噪声性能。因此,必须使频带选择电流I_BAND的噪声功率最小化。另外,当温度变化时保持频带选择电流I_BAND恒定很重要;否则,频带选择电流I_BAND的变化需要由控制电流I_CTRL补偿。因此此实施例中,利用图1所示的偏压电路结构实施偏压电路308。这样,可由偏压电路308提供温度无关频带选择电流I_BAND。总之,由于特别设计的偏压电路结构,被动元件(例如电阻)106的电阻值与第一晶体管102的栅极-源极电压控制流经被动元件106的电流I_R,其中电流I_R可用于作为实施于PLL应用中的ICO的频带选择电流I_BAND。如前所述,只有当实施低通滤波器114时被动元件106的热噪声才会影响电流I_R。因此可产生低噪声电流I_R。另外,CMOS制程中电阻的温度系数很小。因此,通过合理地配置提出的偏压电路的电路元件(例如特定被动元件124、第一特定晶体管116、第二特定晶体管118、第三特定晶体管120、第四特定晶体管122、第一晶体管102和/或第三晶体管110)以使第一晶体管102的栅极-源极电压大致上与温度无关,可产生温度无关电流I_BAND。请一并参考图5及图6。图5为根据本发明一个实施例的ICO的实施方式示意图。图6为ICO延迟单元(delayxa0cell)的实施方式的示意图。ICOxa0500包括以环状连接的多个ICO延迟单元502。另外,ICOxa0500可用于实现图3中所示的ICOxa0310以用于产生输出时钟信号CLK_OUT。因此,ICOxa0500由偏压电流I_IN控制,其中偏压电流I_IN由从回路滤波器306产生的控制电流I_CTRL以及从偏压电路308产生的频带选择电流I_BAND组成。ICO延迟单元502包括多个晶体管MP1-MP4以及多个晶体管MN1-MN4,其中多个晶体管MP1-MP4以及多个晶体管MN1-MN4以交叉耦接结构(cross-couplingconfiguration)连接。ICO延迟单元502从前面的ICO延迟单元接收V_ip和V_in,并将V_op和V_on输出至后面的ICO延迟单元。将偏压电流I_IN输入至ICO延迟单元502,并且由于输入的偏压电流I_IN而建立每个ICO延迟单元502的供应电压VDD。若当PMOS/NMOS晶体管都开启时忽略贯通电流(shootthroughxa0current),则输入至ICO延迟单元502的电流I以及ICO延迟单元502的振荡频率f具有下面的关系: f ∝ I C * VDD - - - ( 13 ) ]]>上述方程式(13)中,C代表ICO延迟单元502的等价节点电容。输入至ICO延迟单元502的电流I固定且不随温度变化而变化的情况下,由于需要更大的激励电压,供应电压VDD会在更高的温度下变得更大。从方程式(13)可以看出,当电流I固定时,振荡频率f与建立的供应电压VDD成负相关。也就是说,当建立的供应电压VDD由于更高的温度而增加时,振荡频率f会降低。有鉴于此,当在高温度下运行ICOxa0500时,需要更多的电流以保持振荡频率固定。图7为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的偏压电流I_IN之间的关系的示意图。在温度T1下测量特性曲线CV1,并且在温度T2(其中T2>T1)下测量特性曲线CV2。为了保持固定的振荡频率F_fix,输入的偏压电流I_IN从较低温度T1下的电流值I₁增加为更高温度T2下的另一个电流值I₂。考虑具有偏压电路308(偏压电路308产生温度无关频带选择电流I_BAND)的PLL电路300,ICOxa0310的电流变化需要在连续锁定制程中通过调整控制电流I_CTRL来进行补偿。然而,在本发明另一个设计中,ICOxa0310的制程变化和电流变化都可由频带选择电流I_BAND校准。这样,与PLL电路300的VCO增益K_VCO相比,可进一步降低PLL电路800的VCO增益K_VCO。请参考图8,图8为根据本发明另一实施例的PLL电路的第二个实施方式的方块示意图。PLL电路800与PLL电路300的主要区别在于,PLL电路800利用偏压电路(例如LNTC偏压电路)808产生温度补偿频带选择电流I’_BAND。此实施例中,可通过合理配置特定电阻元件124的电阻值、第一晶体管102的大小、第三晶体管110的大小、第一特定晶体管116的大小、第二特定晶体管118的大小、第三特定晶体管120的大小以及第四特定晶体管122的大小中的至少一个利用图1中所示相同的偏压电路结构实施偏压电路808。这样,充分的设定第一晶体管102的栅极-源极电压的温度相关性以使电流I_R变为温度补偿的(即温度相关)。此实施例中,当温度增加时温度补偿频带选择电流I’_BAND(也可简称为频带选择电流I’_BAND)增加,当温度降低时频带选择电流I’_BAND减小。更具体地,设计频带选择电流I’_BAND与温度成正相关。考虑PLL电路800的偏压电路808,第一晶体管102、第二特定晶体管118以及第四特定晶体管122中的每一个可由一个制程制造的晶体管实施,其中所述制程也用来制造ICOxa0310的ICO延迟单元中利用的至少一个晶体管。举例来说,晶体管MP1-MP4(例如PMOS晶体管)是核心装置,每个核心装置具有的栅极氧化层比IO装置的薄。因此,第一晶体管102、第二特定晶体管118以及第四特定晶体管122由核心PMOS晶体管实施。换句话说,第一晶体管102、第二特定晶体管118以及第四特定晶体管122中的每一个具有栅极氧化层,其中栅极氧化层的厚度大致上与ICOxa0310中包括的每个核心PMOS晶体管的栅极氧化层的厚度相同。这样,因为决定第一晶体管102、第二特定晶体管118以及第四特定晶体管122得实际实施方式时同样考虑了制程变化,因此偏压电路808能够更准确地追踪ICOxa0310的电流变化。因为合理地配置偏压电路808以产生温度补偿频带选择电流I’_BAND以响应于温度变化部分地或整体地补偿ICOxa0310的电流变化,因此可减轻用于调整控制电流I_CTRL的连续PLL锁定制程的控制努力。图9为显示输出时钟信号CLK_OUT的振荡频率F_O和输入的控制电流I_CTRL之间的关系的示意图,其中频带选择电流I’_BAND用于补偿ICOxa0310的温度变化。在较低温度T1下测量特性曲线CV1’,并且在更高温度T2(其中T2>T1)下测量特性曲线CV2’。为了保持固定的振荡频率F_fix,输入的控制电流I_CTRL从较低温度T1下的电流值I₁’增加为更高温度T2下的另一个电流值I₂’。请注意,由于温度补偿频带选择电流I’_BAND,由控制电流I_CTRL补偿的电流变化有效的降低了。举例来说,利用LNTI偏压电路使频带选择电流温度无关的情况下,零度至120度的电流变化为460u;然而,利用LNTC偏压电路使频带选择电流温度补偿(温度相关)的情况下,零度至120度的电流变化仅仅为70u。上述的实施例仅用来例举本发明的实施态样,以及阐释本发明的技术特征,并非用来限制本发明的范畴。任何所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围,本发明的权利范围应以权利要求为准。